组相连映射如何求租号

主存与Cache间组相联映射计算？

32位按字编址(四字节)，2GB/4B=512M=2^29，那么主存地址29位。cache：256KB/(4*16B)=4k=2^12 组地址为12位块内地址：16=2^4 ,块内地址4位主存标记=29-12-4=13 位4567H=0100 0101 0110 0111后四位是块内地址 前12位是组地址映射到Cache为 0100 0101 0110= 456H 组

什么是是组相联映射？概括性一点的？

快内地址32字节为5位 每组两个共8组，组号占了3位 129化为2进制为100（组号）00001（快内） 所以他应该映射到第4组的第一块

分配器的作用？

参考 slab着色与cpu硬件高速缓存-zyd_cu-ChinaUnix博客 假设cpu的缓存一行为32字节,cpu包含 512 个缓存行（缓存大小16K ）。 假设对象 A,B均为32字节，且 A 的地址从 0 开始， B 的地址从 16K 开始，则根据组相联或直接相联映射方式（全相联方式很少使用）， A,B 对象很可能映射到缓存的第0行，此时，如果CPU 交替的访问 A,B 各 50 次，每一次访问 缓存的第 0 行都失效，从而需要从内存传送数据。而 slab 着色就是为解决该问题产生的，不同的颜色代表了不同的起始对象偏移量，对于 B 对象，如果将其位置偏移向右偏移 32字节 ，则其可能会被映射到 cache 的第 1 行上，这样交替的访问 A,B 各 50 次，只需要 2 次内存访问即可。 这里的偏移量就代表了 slab 着色中的一种颜色，不同的颜色代表了不同的偏移量，尽量使得不同的对象的对应到不同的硬件高速缓存行上，以最大限度的提高效率。实际的情况比上面的例子要复杂得多， slab 的着色还要考虑内存对齐等因素，以及 slab内未用字节的大小，只有当未用字节数足够大时，着色才起作用。

Cache与主存之间的全相联映射，直接映射和组相联映射的区别？

一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共(20 )位，其中主存字块标记应为( 6 )位，组地址应为( 2 )位，Cache地址共( 13 )位。

Cache组相联映射到底应该怎么算法？

我先确认你的题目细节：block = 1B，就是1个字节。（主存交换大小）cache4行，因为是二路组关联，所以每行2个block。因此cache一共4*2B = 8字节。cache一共2个字，这种题目没法做的，因为你是字编址！！所谓我认为你的题目是有问题的！下面假设交换大小是1W来做！！！！！！（或者字节编址）4行，索引号需要2位；表示为00,01,10,11访问：0： 就是00，所以存放在第00行，缺失4：就是100，也存放在00行，和0一行，缺失，但是lru标记在08：就是1000，存放在00行（看最后2位），因为lru标记，所以把0地址内容冲掉，lru在42：就是10，存放在10行，缺失0:存放在00行，吧4冲掉，lru标记在8，缺失6:110 ，存放在10行，缺失8:1000，命中，lru标记在06:110，命中4：100，缺失，吧0冲掉，lru在88：1000，命中，lru到4

简易CPU的硬件制作？

用fpga实现 你可以从singel cycle 也就是单周期开始搭建，之后加上流水线，一开始静态五级流水，包括一些旁路，阻塞，异常的处理。到这一步就算比较有难度了，我指对一个普通本科生来说，比如我hhh。 接下来可以考虑一些更复杂的操作，比如乱序执行，多发射，动态分支预测，深度流水等等，目的还是提高主频，提高性能等等。 除此之外 光有cpu 还是不行的，cache也要有吧，组相联映射的。MMU TLB 也是要加的，包括一些总线比如AXI的协议，cpu和外设之间怎么通信，就是逐步搭起一个SOC的概念。 如果你要问工艺方面我确实懂得不多，不过反正据我在龙芯的经历来看，前端设计是一部分，后面走线布局，信号完整性似乎也要花很大功夫，就是比如你频率1GHz，你想到1.2G 有些延时长的信号，就不满足建立时间等等。这块我不是很了解，但总之是硬件的事，需要很多经验。 简单的cpu在fpga实现其实不难的，龙芯每年都有面向高校的cpu比赛，都是本科生，完成得很好。最高的主频大概在150M差不多。