cache内存的地址映射主要有几种方式？
如果按字节编址， 内存地址 1MB=2^20B，有20位，可分为1MB/16B=2^16块 Cache总容量为64KB，可分为64KB/16B=2^12块（行） Cache的行长就是数据块大小16B=2^4B，所以块内地址有4位 采用二路组相联映射，2^12行变为2^11（组）* 2（列），有2^11组，则组号字段有11位 标志段Tag位数=20-11-4=5位 即 标志段+组号段+块内地址段=5+11+4 在主存的 10161H/16B=1016H=6+1*16+1*16^3=4118块 10161H=0001 0000 0001 0110 0001B，对应上面的字段位数，可知 组号为 000 0001 0110=2+4+16=22组，所以被映射到Cache的22组 或者用 4118 mod 2^11 = 22组
什么是是组相联映射？概括性一点的？
快内地址32字节为5位 每组两个共8组，组号占了3位 129化为2进制为100（组号）00001（快内） 所以他应该映射到第4组的第一块
简易CPU的硬件制作？
用fpga实现 你可以从singel cycle 也就是单周期开始搭建，之后加上流水线，一开始静态五级流水，包括一些旁路，阻塞，异常的处理。到这一步就算比较有难度了，我指对一个普通本科生来说，比如我hhh。 接下来可以考虑一些更复杂的操作，比如乱序执行，多发射，动态分支预测，深度流水等等，目的还是提高主频，提高性能等等。 除此之外 光有cpu 还是不行的，cache也要有吧，组相联映射的。MMU TLB 也是要加的，包括一些总线比如AXI的协议，cpu和外设之间怎么通信，就是逐步搭起一个SOC的概念。 如果你要问工艺方面我确实懂得不多，不过反正据我在龙芯的经历来看，前端设计是一部分，后面走线布局，信号完整性似乎也要花很大功夫，就是比如你频率1GHz，你想到1.2G 有些延时长的信号，就不满足建立时间等等。这块我不是很了解，但总之是硬件的事，需要很多经验。 简单的cpu在fpga实现其实不难的，龙芯每年都有面向高校的cpu比赛，都是本科生，完成得很好。最高的主频大概在150M差不多。
一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共几位，要详细分配？
20位。 先将Cache分组,组数=128/4=32，故Cache组地址占5位,块内地址占6位,块地址占两位，故Cache地址共5+6+2=13位。主存=16384*64=2^20字；故按字编制,主存地址为（20）位。 由于采用的是第一种组相连映射,即组相连映射关系为：i=j mod Q(i为Cache组号,j为主存块号,Q为Cache组数，故组地址为（5位）（如果按字节编址,块内地址位数增1,Cache地址位数增1,主存位数也增1） 。 如果采用第二种全相连映射方法,则先将主存按照Cache大小分区,共128个区,故区号占7位,再将每个区分组,每个区内的组数和Cache的组数相等（32组）故组地址占5位,每组有4个块,故块地址为2位。 块内地址同第一种全相连映射方法中块内地址长度相同,主存地址=区号+组号+组内块号+块内地址.故按字编址,主存地址=7+5+2+6=20（位）（按字节编址时块内地址为6位,故主存地址为21位）Cache地址=组号+组内块号+块内地址=5+2+6=13位（按字节编址时为14位）。
Cache组相联映射到底应该怎么算法？
我先确认你的题目细节：block = 1B，就是1个字节。（主存交换大小）cache4行，因为是二路组关联，所以每行2个block。因此cache一共4*2B = 8字节。cache一共2个字，这种题目没法做的，因为你是字编址！！所谓我认为你的题目是有问题的！下面假设交换大小是1W来做！！！！！！（或者字节编址）4行，索引号需要2位；表示为00,01,10,11访问：0： 就是00，所以存放在第00行，缺失4：就是100，也存放在00行，和0一行，缺失，但是lru标记在08：就是1000，存放在00行（看最后2位），因为lru标记，所以把0地址内容冲掉，lru在42：就是10，存放在10行，缺失0:存放在00行，吧4冲掉，lru标记在8，缺失6:110 ，存放在10行，缺失8:1000，命中，lru标记在06:110，命中4：100，缺失，吧0冲掉，lru在88：1000，命中，lru到4
存储器为什么能存储数据？
储器是计算机系统中的记忆设备，用来存放程序和数据。 构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器。